(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202210631477.4 (22)申请日 2022.06.06 (71)申请人 京微齐力 （上海） 信息科技有限公司 地址 201210 上海市浦东 新区自由贸易试 验区盛夏路570号1幢409室 (72)发明人 杨献　薛庆华　王海力　 (74)专利代理 机构 深圳睿臻知识产权代理事务 所(普通合伙) 44684 专利代理师 张海燕 (51)Int.Cl. G06F 9/445(2018.01) (54)发明名称 一种提高FPGA中BRAM初始化速度的方法、 系 统、 设备及 介质 (57)摘要 本发明实施例提供了一种提高FPGA中BRAM 初始化速度的方法、 系统、 设备及介质， 利用具有 延时脉冲的附加位CE_INV信号， 与宽 脉冲的第一 片选使能信号进行异或逻辑运算， 得到窄脉冲的 第二片选使能信号， 通过窄脉冲的第二片选使能 信号， 在BRA M中初始化过程中实现自动关闭BRA M 片选信号， 而无需额外每次BRAM写操作完成后， 下一次写操作之前额外发送关闭BRAM片选使能 信号的操作。 窄脉冲的宽度是配置存储器中一个 CFG位写入数据需要的时间， 这个时间远小于重 新写入一次片选使能信号为0来保证BRA M中下一 次写操作前不会动作所需要的周期， 这样节约了 BRAM的初始化时间， 能够满足需要快速响应的应 用需求。 权利要求书3页 说明书9页 附图2页 CN 115098182 A 2022.09.23 CN 115098182 A 1.一种提高FPGA中BRAM初始化速度的方法， 其特 征在于， 所述方法包括： 针对具有宽脉冲的第一片选使能信号， 配置一个具有延时脉冲的附加位C E_INV信号； 将所述第一片选使能信号和所述附加位CE_INV信号进行异或逻辑运算， 得到具有窄脉 冲的第二片选使能信号； 根据所述第二片选使能信号， 控制初始化数据按照地址序号依次写入BRAM中。 2.如权利 要求1所述的一种提 高FPGA中BRAM初始化速度的方法， 其特征在于， 针对具有 宽脉冲的第一片选使能信号， 配置一个具有延时脉冲的附加位C E_INV信号， 包括： 将所述第一片选使能信号写入配置存 储器中第一存 储地址； 经预设时间后， 取与所述第一片选使能信号具有相同脉冲宽度的信号， 写入配置存储 器中第二存 储地址， 形成所述附加位C E_INV信号； 所述第二存 储地址的地址序号高于所述第一存 储地址的地址序号。 3.如权利 要求2所述的一种提 高FPGA中BRAM初始化速度的方法， 其特征在于， 将所述第 一片选使能信号和所述附加位CE_INV信号进行异或逻辑运算， 得到具有窄脉冲的第二片 选 使能信号， 包括： 当所述第一片选使能信号的第一个宽脉冲开始时， 所述第一片选使能信号变高， 由于 所述第二存储地址的地址序号高于所述第一存储地址的地址序号， 所述附加位CE_INV信号 为低， 此时两者进 行异或逻辑运算， 所述第二片 选使能信号变高， 开始产生第一个窄脉冲的 高信号； 经所述预设时间后， 所述附加位CE_INV信号的第一个宽脉冲开始， 所述附加位CE_INV 信号也变高， 此时两者进 行异或逻辑运算， 所述第二片 选使能信号变低， 产生的第一个窄脉 冲结束； 当所述第一片选使能信号的第一个宽脉冲结束时， 所述第一片选使能信号变低， 由于 所述第二存储地址的地址序号高于所述第一存储地址的地址序号， 所述附加位CE_INV信号 为高， 此时两者进 行异或逻辑运算， 所述第二片 选使能信号变高， 开始产生下一个窄脉冲的 高信号； 经所述预设时间后， 所述附加位CE_INV信号的第一个宽脉冲结束， 所述附加位CE_INV 信号也变低， 此时两者进 行异或逻辑运算， 所述第二片 选使能信号变低， 产生的下一个窄脉 冲结束； 所述第一片选使能信号重复产生宽脉冲， 所述附加位CE_INV信号重复产生延时的宽脉 冲， 两者进行异或逻辑 运算， 所述第二片选使能信号重复产生 窄脉冲； 直到所述第一片选使能信号和所述附加位CE_INV信号同时保持低信号或高信号， 此时 两者进行异或逻辑 运算， 所述第二片选使能信号保持低信号。 4.如权利 要求3所述的一种提 高FPGA中BRAM初始化速度的方法， 其特征在于， 根据所述 第二片选使能信号， 控制初始化数据按照地址序号依次写入BRAM中， 包括： 当所述第二片选使能信号变 高并开始产生第 一个窄脉冲的高信号 时， 启动将所述初始 化数据通过 数据输入端 写入BRAM中的第一 地址； 当所述第二片选使能信号变低并产生的第 一个窄脉冲 结束时， 完成将所述初始化数据 通过数据输入端写入BRAM中的第一地址， 暂时禁止将所述初始 化数据通过数据输入端写入 BRAM中；权　利　要　求　书 1/3 页 2 CN 115098182 A 2当所述第二片选使能信号变 高并开始产生下一个窄脉冲的高信号 时， 启动将所述初始 化数据通过 数据输入端 写入BRAM中的下一 地址； 当所述第二片选使能信号变低并产生的下一个窄脉冲 结束时， 完成将所述初始化数据 通过数据输入端写入BRAM中的下一地址， 暂时禁止将所述初始 化数据通过数据输入端写入 BRAM中； 随着所述第 二片选使能信号重复产生窄脉冲， 控制初始化数据按照 地址序号依次写入 BRAM中； 直到所述第二片选使能信号保持低信号， 结束BARM的初始化写操作。 5.如权利 要求4所述的一种提 高FPGA中BRAM初始化速度的方法， 其特征在于， 根据所述 第二片选使能信号， 控制初始化数据按照地址序号依次写入BRAM中， 还 包括： 当所述第二片选使能信号每次变 高并开始产生窄脉冲的高信号时， 判断经ADDR输入端 接收到的内存地址信号是否发生跳变； 如果内存地址信号发生跳变， 则根据跳变后的内存地址信号， 将所述初始化数据通过 数据输入端 写入BRAM中的对应地址； 如果内存地址信号未发生跳变， 则禁止将所述初始化数据通过数据输入端写入BRAM 中。 6.如权利要求4或5所述的一种提高FPGA中BRAM初始化速度的方法， 其特征在于， 根据 所述第二片选使能信号， 控制初始化数据按照地址序号依次写入BRAM中， 还 包括： 当所述第 二片选使能信号每次变高并开始产生窄脉冲的高信号时， 判断经WE信号输入 端接收到的写 使能信号是否为高； 如果写使能信号 为高， 则将所述初始化数据通过 数据输入端 写入BRAM中的对应地址； 如果写使能信号 不为高， 则禁止将所述初始化数据通过 数据输入端 写入BRAM中。 7.一种提高FPGA中BRAM初始化速度的系统， 其特 征在于， 所述系统包括： 配置模块， 用于针对具有宽脉冲的第一片选使能信号， 配置一个具有延时脉冲的附加 位CE_INV信号； 运算模块， 用于将所述第一片选使能信号和所述附加位CE_INV信号进行异或逻辑运 算， 得到具有窄脉冲的第二片选使能信号； 控制模块， 用于根据所述第二片选使能信号， 控制初始化数据按照地址序号依次写入 BRAM中。 8.如权利 要求6所述的一种提 高FPGA中BRAM初始化速度的系统， 其特征在于， 所述控制 模块还用于： 当所述第二片选使能信号每次变 高并开始产生窄脉冲的高信号时， 判断经ADDR输入端 接收到的内存地址信号是否发生跳变； 如果内存地址信号发生跳变， 则根据跳变后的内存 地址信号， 将所述初始化数据通过数据输入端写入BRAM中的对应地址； 如果内存地址信号 未发生跳变， 则禁止将所述初始化数据通过 数据输入端 写入BRAM中； 和/或 当所述第 二片选使能信号每次变高并开始产生窄脉冲的高信号时， 判断经WE信号输入 端接收到的写使能信号是否为高； 如果写使能信号为高， 则将所述初始化数据通过数据输 入端写入BRAM中的对应地址； 如果写使 能信号不为高， 则禁止将所述初始化数据通过数据 输入端写入BRAM中。权　利　要　求　书 2/3 页 3 CN 115098182 A 3